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8251_8055_verilog
- 8251和8055的verilog源码，可进行综合和仿真，是学习SOC的好资料！-8251 and 8055 verilog the source, and integrated simulation, SOC is a good learning information!
FIFO
- 一个可以综合的Verilog 写的FIFO存储器 内附文档说明-a comprehensive Verilog can write FIFO memory attached document shows
FIFO_Syn
- 同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
4VerilogFIFO
- 一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合
circularbuffer
- Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。
89_full_adder
- full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合
FIFO-DC
- FIFO的Verilog程序 已在modelsim中编译通过 并且可以通过DC进行综合
bbb
- AVS运动补偿电路的VLSI设计与实现 提出了一种基于AVS标准的高效的运动补偿电路硬件结构，该设计采用了8 X 8块级流 水线操作，运动矢量归一化处理和插值滤波器组保证了流水线的高效运行以及硬件资源的最优 利用。采用Verilog语言完成了VLSI设计，并通过EDA软件给出仿真和综合结果。
FIFO_synthesised
- verilog语言编写可综合FIFO。简单实用
FPGA_GPS_C_A
- 本文：采用了FPGA方法来模拟高动态(Global Position System GPS)信号源中的C／A码产生器。C／A码在GPS中实现分址、卫星信号粗捕和精码(P码)引导捕获起着重要的作用，通过硬件描述语言VERILOG在ISE中实现电路生成，采用MODELSIM、SYNPLIFY工具分别进行仿真和综合。
Syn_FIFO
- 一个可综合的同步FIFO的verilog源代码
POS_PHY_RTL
- VERILOG五POSPHY LEVEL3电路描述，可综合,已经过检验.
CLA8
- 一个超前进位加法器的Verilog实现，内含测试文件，可以综合，非常有参考价值
VerilogHDLDigtialSystemDesign
- Verilog HDL数字设计与综合 夏宇闻译（第二版）
controller
- MIPS处理器的控制verilog代码，可综合，可仿真，属硬件描述语言，集成电路设计代码
VerilogHDLIntegrationExperiment
- verilog HDL综合实验源代码，比较实用
pci_core_verilog
- PCI-master的核，verilog语言，经测试，可完成芯片的综合及布线
Veilogbook
- 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
hdb3
- hdb3的发送端源代码，采用verilog可综合格式书写。已经在多款fpga和cpld芯片成功综合实现。
I2Cslave
- i2c slave,这个是I2CBUS接收端的源代码，由VERILOG写成，经过综合和调试